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This file is intended to be loaded by Logisim-evolution v3.9.0(https://github.com/logisim-evolution/).
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<lib desc="#Wiring" name="0">
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<tool name="Pin">
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<a name="appearance" val="classic"/>
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</tool>
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</lib>
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<lib desc="#Gates" name="1"/>
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<lib desc="#Plexers" name="2"/>
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<lib desc="#Arithmetic" name="3"/>
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<lib desc="#Memory" name="4"/>
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<lib desc="#I/O" name="5"/>
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<lib desc="#TTL" name="6"/>
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<lib desc="#TCL" name="7"/>
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<lib desc="#Base" name="8"/>
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<lib desc="#BFH-Praktika" name="9"/>
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<lib desc="#Input/Output-Extra" name="10"/>
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<lib desc="#Soc" name="11"/>
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<main name="main"/>
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<options>
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<a name="gateUndefined" val="ignore"/>
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<a name="simlimit" val="1000"/>
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<a name="simrand" val="0"/>
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</options>
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<mappings>
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<tool lib="8" map="Button2" name="Poke Tool"/>
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<tool lib="8" map="Button3" name="Menu Tool"/>
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<tool lib="8" map="Ctrl Button1" name="Menu Tool"/>
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</mappings>
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<toolbar>
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<tool lib="8" name="Poke Tool"/>
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<tool lib="8" name="Edit Tool"/>
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<tool lib="8" name="Wiring Tool"/>
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<tool lib="8" name="Text Tool"/>
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<sep/>
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<tool lib="0" name="Pin"/>
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<tool lib="0" name="Pin">
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<a name="facing" val="west"/>
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<a name="output" val="true"/>
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</tool>
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<sep/>
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<tool lib="1" name="NOT Gate"/>
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<tool lib="1" name="AND Gate"/>
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<tool lib="1" name="OR Gate"/>
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<tool lib="1" name="XOR Gate"/>
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<tool lib="1" name="NAND Gate"/>
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<tool lib="1" name="NOR Gate"/>
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<sep/>
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<tool lib="4" name="D Flip-Flop"/>
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<tool lib="4" name="Register"/>
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</toolbar>
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<circuit name="main">
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<a name="appearance" val="logisim_evolution"/>
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<a name="circuit" val="main"/>
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<a name="circuitnamedboxfixedsize" val="true"/>
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<a name="simulationFrequency" val="4.0"/>
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<comp loc="(450,180)" name="Control_Unit"/>
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</circuit>
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<circuit name="Control_Unit">
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<a name="appearance" val="logisim_evolution"/>
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<a name="circuit" val="Control_Unit"/>
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<a name="circuitnamedboxfixedsize" val="true"/>
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<a name="simulationFrequency" val="4.0"/>
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<comp lib="0" loc="(170,410)" name="Pin">
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<a name="appearance" val="NewPins"/>
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<a name="label" val="Opcode"/>
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<a name="width" val="6"/>
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</comp>
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<comp lib="0" loc="(550,320)" name="Splitter">
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<a name="bit10" val="9"/>
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<a name="bit11" val="10"/>
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<a name="bit9" val="8"/>
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<a name="fanout" val="11"/>
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<a name="incoming" val="12"/>
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</comp>
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<comp lib="0" loc="(740,130)" name="Pin">
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<a name="appearance" val="NewPins"/>
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<a name="facing" val="west"/>
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<a name="label" val="Stop"/>
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<a name="output" val="true"/>
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</comp>
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<comp lib="0" loc="(740,150)" name="Pin">
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<a name="appearance" val="NewPins"/>
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<a name="facing" val="west"/>
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<a name="label" val="ExtOp"/>
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<a name="output" val="true"/>
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</comp>
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<comp lib="0" loc="(740,170)" name="Pin">
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<a name="appearance" val="NewPins"/>
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<a name="facing" val="west"/>
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<a name="label" val="MemtoWrite"/>
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<a name="output" val="true"/>
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</comp>
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<comp lib="0" loc="(740,190)" name="Pin">
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<a name="appearance" val="NewPins"/>
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<a name="facing" val="west"/>
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<a name="label" val="RegWrite"/>
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<a name="output" val="true"/>
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</comp>
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<comp lib="0" loc="(740,210)" name="Pin">
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<a name="appearance" val="NewPins"/>
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<a name="facing" val="west"/>
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<a name="label" val="MemWrite"/>
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<a name="output" val="true"/>
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</comp>
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<comp lib="0" loc="(740,230)" name="Pin">
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<a name="appearance" val="NewPins"/>
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<a name="facing" val="west"/>
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<a name="label" val="MemRead"/>
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<a name="output" val="true"/>
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</comp>
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<comp lib="0" loc="(740,250)" name="Pin">
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||
<a name="appearance" val="NewPins"/>
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<a name="facing" val="west"/>
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<a name="label" val="Branch"/>
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<a name="output" val="true"/>
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</comp>
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<comp lib="0" loc="(740,270)" name="Pin">
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<a name="appearance" val="NewPins"/>
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<a name="facing" val="west"/>
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<a name="label" val="ALUSrc"/>
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<a name="output" val="true"/>
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</comp>
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<comp lib="0" loc="(740,290)" name="Pin">
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<a name="appearance" val="NewPins"/>
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<a name="facing" val="west"/>
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<a name="label" val="ALUOp"/>
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<a name="output" val="true"/>
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<a name="width" val="2"/>
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</comp>
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<comp lib="0" loc="(740,310)" name="Pin">
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<a name="appearance" val="NewPins"/>
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<a name="facing" val="west"/>
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||
<a name="label" val="RegDst"/>
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<a name="output" val="true"/>
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</comp>
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<comp lib="4" loc="(270,290)" name="ROM">
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<a name="addrWidth" val="6"/>
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<a name="appearance" val="logisim_evolution"/>
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<a name="contents">addr/data: 6 12
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608 4*0 18a 7*0 388 0 388 19*0
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9d 7*0 92 19*0 1
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</a>
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<a name="dataWidth" val="12"/>
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</comp>
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<wire from="(170,300)" to="(170,410)"/>
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<wire from="(170,300)" to="(270,300)"/>
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<wire from="(510,320)" to="(510,350)"/>
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<wire from="(510,320)" to="(550,320)"/>
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<wire from="(570,210)" to="(670,210)"/>
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<wire from="(570,220)" to="(680,220)"/>
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<wire from="(710,210)" to="(710,250)"/>
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<wire from="(710,210)" to="(740,210)"/>
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<wire from="(720,230)" to="(740,230)"/>
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<wire from="(730,250)" to="(730,270)"/>
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<wire from="(730,250)" to="(740,250)"/>
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<wire from="(740,270)" to="(740,280)"/>
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<wire from="(740,300)" to="(740,310)"/>
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</circuit>
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<circuit name="ALU_Control">
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<a name="appearance" val="logisim_evolution"/>
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<a name="circuit" val="ALU_Control"/>
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<a name="circuitnamedboxfixedsize" val="true"/>
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<a name="simulationFrequency" val="4.0"/>
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<comp lib="0" loc="(200,200)" name="Pin">
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<a name="appearance" val="NewPins"/>
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<a name="label" val="ALU_Op"/>
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<a name="width" val="2"/>
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</comp>
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<comp lib="0" loc="(200,270)" name="Pin">
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<a name="appearance" val="NewPins"/>
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<a name="label" val="Funct"/>
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<a name="width" val="6"/>
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</comp>
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<comp lib="0" loc="(310,240)" name="Splitter">
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<a name="bit0" val="1"/>
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<a name="bit2" val="1"/>
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<a name="bit3" val="1"/>
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<a name="bit4" val="1"/>
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<a name="bit5" val="1"/>
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<a name="bit7" val="0"/>
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<a name="facing" val="west"/>
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<a name="incoming" val="8"/>
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</comp>
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<comp lib="0" loc="(770,210)" name="Pin">
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<a name="appearance" val="NewPins"/>
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<a name="facing" val="west"/>
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<a name="label" val="ALUControl"/>
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<a name="output" val="true"/>
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<a name="width" val="4"/>
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</comp>
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<comp lib="4" loc="(390,150)" name="ROM">
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<a name="appearance" val="logisim_evolution"/>
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<a name="contents">addr/data: 8 4
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64*2 97*0 2 6 7*0 7 34*0 1
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0 8
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</a>
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<a name="dataWidth" val="4"/>
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</comp>
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<comp lib="8" loc="(193,361)" name="Text">
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<a name="text" val="当且仅当ALU_Op为11时，输入Opcode"/>
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</comp>
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<wire from="(200,200)" to="(290,200)"/>
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<wire from="(200,270)" to="(290,270)"/>
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<wire from="(290,200)" to="(290,250)"/>
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<wire from="(290,260)" to="(290,270)"/>
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<wire from="(310,160)" to="(310,240)"/>
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<wire from="(310,160)" to="(390,160)"/>
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<wire from="(630,210)" to="(770,210)"/>
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</circuit>
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<a name="appearance" val="logisim_evolution"/>
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<a name="circuitnamedboxfixedsize" val="true"/>
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<a name="simulationFrequency" val="4.0"/>
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</circuit>
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</project>
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