17 lines
239 B
Verilog
17 lines
239 B
Verilog
/*
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module test0(
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input a;
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input b;
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output c;
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);
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endmodule
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*/
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module and_gate (
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input a, // 输入a
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input b, // 输入b
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output y // 输出y = a & b
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);
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assign y = a & b; // 与操作
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endmodule
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