New Hardware Git

Verilog/test/test0/test0.v

@@ -0,0 +1,16 @@
+/*
+module test0(
+    input a;
+    input b;
+    output c;
+);
+
+endmodule
+*/
+module and_gate (
+    input a,       // 输入a
+    input b,       // 输入b
+    output y       // 输出y = a & b
+);
+    assign y = a & b;  // 与操作
+endmodule