New Hardware Git
This commit is contained in:
e2hang
38
Verilog/test/tb_.vcd
Normal file
38
Verilog/test/tb_.vcd
Normal file
@@ -0,0 +1,38 @@
|
||||
$date
|
||||
Thu May 29 10:04:23 2025
|
||||
$end
|
||||
$version
|
||||
Icarus Verilog
|
||||
$end
|
||||
$timescale
|
||||
1ns
|
||||
$end
|
||||
$scope module tb_ $end
|
||||
$var wire 1 ! c $end
|
||||
$var reg 1 " a $end
|
||||
$var reg 1 # b $end
|
||||
$scope module test $end
|
||||
$var wire 1 " a $end
|
||||
$var wire 1 # b $end
|
||||
$var wire 1 ! c $end
|
||||
$upscope $end
|
||||
$upscope $end
|
||||
$enddefinitions $end
|
||||
$comment Show the parameter values. $end
|
||||
$dumpall
|
||||
$end
|
||||
#0
|
||||
$dumpvars
|
||||
0#
|
||||
0"
|
||||
0!
|
||||
$end
|
||||
#10
|
||||
1#
|
||||
#20
|
||||
0#
|
||||
1"
|
||||
#30
|
||||
1!
|
||||
1#
|
||||
#40
|
||||
22
Verilog/test/test.v
Normal file
22
Verilog/test/test.v
Normal file
@@ -0,0 +1,22 @@
|
||||
module pwm (
|
||||
input wire clk, // 时钟输入
|
||||
input wire rst, // 异步复位
|
||||
input wire [7:0] duty, // 占空比（0~255）
|
||||
output reg pwm_out // 输出信号
|
||||
);
|
||||
reg [7:0] counter = 0; // 8位计数器，周期为 256
|
||||
|
||||
always @(posedge clk or posedge rst) begin
|
||||
if (rst) begin
|
||||
counter <= 0;
|
||||
pwm_out <= 0;
|
||||
end else begin
|
||||
counter <= counter + 1;
|
||||
// 比较占空比设置
|
||||
if (counter < duty)
|
||||
pwm_out <= 1;
|
||||
else
|
||||
pwm_out <= 0;
|
||||
end
|
||||
end
|
||||
endmodule
|
||||
32
Verilog/test/test0/and_gate.vcd
Normal file
32
Verilog/test/test0/and_gate.vcd
Normal file
@@ -0,0 +1,32 @@
|
||||
$date
|
||||
Thu May 29 09:14:21 2025
|
||||
$end
|
||||
$version
|
||||
Icarus Verilog
|
||||
$end
|
||||
$timescale
|
||||
1s
|
||||
$end
|
||||
$scope module test_and_gate $end
|
||||
$var wire 1 ! y $end
|
||||
$var reg 1 " a $end
|
||||
$var reg 1 # b $end
|
||||
$upscope $end
|
||||
$enddefinitions $end
|
||||
$comment Show the parameter values. $end
|
||||
$dumpall
|
||||
$end
|
||||
#0
|
||||
$dumpvars
|
||||
0#
|
||||
0"
|
||||
z!
|
||||
$end
|
||||
#1
|
||||
1#
|
||||
#2
|
||||
0#
|
||||
1"
|
||||
#3
|
||||
1#
|
||||
#4
|
||||
65
Verilog/test/test0/test.needwave
Normal file
65
Verilog/test/test0/test.needwave
Normal file
@@ -0,0 +1,65 @@
|
||||
#! /c/Source/iverilog-install/bin/vvp
|
||||
:ivl_version "12.0 (devel)" "(s20150603-1539-g2693dd32b)";
|
||||
:ivl_delay_selection "TYPICAL";
|
||||
:vpi_time_precision + 0;
|
||||
:vpi_module "D:\iverilog\lib\ivl\system.vpi";
|
||||
:vpi_module "D:\iverilog\lib\ivl\vhdl_sys.vpi";
|
||||
:vpi_module "D:\iverilog\lib\ivl\vhdl_textio.vpi";
|
||||
:vpi_module "D:\iverilog\lib\ivl\v2005_math.vpi";
|
||||
:vpi_module "D:\iverilog\lib\ivl\va_math.vpi";
|
||||
S_0000024a70779790 .scope module, "and_gate" "and_gate" 2 10;
|
||||
.timescale 0 0;
|
||||
.port_info 0 /INPUT 1 "a";
|
||||
.port_info 1 /INPUT 1 "b";
|
||||
.port_info 2 /OUTPUT 1 "y";
|
||||
o0000024a707c6f98 .functor BUFZ 1, C4<z>; HiZ drive
|
||||
o0000024a707c6fc8 .functor BUFZ 1, C4<z>; HiZ drive
|
||||
L_0000024a707c54e0 .functor AND 1, o0000024a707c6f98, o0000024a707c6fc8, C4<1>, C4<1>;
|
||||
v0000024a70792fa0_0 .net "a", 0 0, o0000024a707c6f98; 0 drivers
|
||||
v0000024a7077bdf0_0 .net "b", 0 0, o0000024a707c6fc8; 0 drivers
|
||||
v0000024a7077a1c0_0 .net "y", 0 0, L_0000024a707c54e0; 1 drivers
|
||||
S_0000024a7077bc60 .scope module, "test_and_gate" "test_and_gate" 3 2;
|
||||
.timescale 0 0;
|
||||
v0000024a7077a260_0 .var "a", 0 0;
|
||||
v0000024a70792720_0 .var "b", 0 0;
|
||||
o0000024a707c7118 .functor BUFZ 1, C4<z>; HiZ drive
|
||||
v0000024a707927c0_0 .net "y", 0 0, o0000024a707c7118; 0 drivers
|
||||
.scope S_0000024a7077bc60;
|
||||
T_0 ;
|
||||
%vpi_call 3 15 "$dumpfile", "and_gate.vcd" {0 0 0};
|
||||
%vpi_call 3 16 "$dumpvars", 32'sb00000000000000000000000000000000, S_0000024a7077bc60 {0 0 0};
|
||||
%vpi_call 3 18 "$display", "a b | y" {0 0 0};
|
||||
%vpi_call 3 19 "$display", "---------" {0 0 0};
|
||||
%pushi/vec4 0, 0, 1;
|
||||
%store/vec4 v0000024a7077a260_0, 0, 1;
|
||||
%pushi/vec4 0, 0, 1;
|
||||
%store/vec4 v0000024a70792720_0, 0, 1;
|
||||
%delay 1, 0;
|
||||
%vpi_call 3 22 "$display", "%b %b | %b", v0000024a7077a260_0, v0000024a70792720_0, v0000024a707927c0_0 {0 0 0};
|
||||
%pushi/vec4 0, 0, 1;
|
||||
%store/vec4 v0000024a7077a260_0, 0, 1;
|
||||
%pushi/vec4 1, 0, 1;
|
||||
%store/vec4 v0000024a70792720_0, 0, 1;
|
||||
%delay 1, 0;
|
||||
%vpi_call 3 23 "$display", "%b %b | %b", v0000024a7077a260_0, v0000024a70792720_0, v0000024a707927c0_0 {0 0 0};
|
||||
%pushi/vec4 1, 0, 1;
|
||||
%store/vec4 v0000024a7077a260_0, 0, 1;
|
||||
%pushi/vec4 0, 0, 1;
|
||||
%store/vec4 v0000024a70792720_0, 0, 1;
|
||||
%delay 1, 0;
|
||||
%vpi_call 3 24 "$display", "%b %b | %b", v0000024a7077a260_0, v0000024a70792720_0, v0000024a707927c0_0 {0 0 0};
|
||||
%pushi/vec4 1, 0, 1;
|
||||
%store/vec4 v0000024a7077a260_0, 0, 1;
|
||||
%pushi/vec4 1, 0, 1;
|
||||
%store/vec4 v0000024a70792720_0, 0, 1;
|
||||
%delay 1, 0;
|
||||
%vpi_call 3 25 "$display", "%b %b | %b", v0000024a7077a260_0, v0000024a70792720_0, v0000024a707927c0_0 {0 0 0};
|
||||
%vpi_call 3 27 "$finish" {0 0 0};
|
||||
%end;
|
||||
.thread T_0;
|
||||
# The file index is used to find the file name in the following table.
|
||||
:file_names 4;
|
||||
"N/A";
|
||||
"<interactive>";
|
||||
"test0.v";
|
||||
"test0_tb.v";
|
||||
16
Verilog/test/test0/test0.v
Normal file
16
Verilog/test/test0/test0.v
Normal file
@@ -0,0 +1,16 @@
|
||||
/*
|
||||
module test0(
|
||||
input a;
|
||||
input b;
|
||||
output c;
|
||||
);
|
||||
|
||||
endmodule
|
||||
*/
|
||||
module and_gate (
|
||||
input a, // 输入a
|
||||
input b, // 输入b
|
||||
output y // 输出y = a & b
|
||||
);
|
||||
assign y = a & b; // 与操作
|
||||
endmodule
|
||||
29
Verilog/test/test0/test0_tb.v
Normal file
29
Verilog/test/test0/test0_tb.v
Normal file
@@ -0,0 +1,29 @@
|
||||
//`include "test0.v"
|
||||
module test_and_gate;
|
||||
reg a, b; // 定义输入变量
|
||||
wire y; // 定义输出变量
|
||||
|
||||
// 实例化与门模块
|
||||
and_gate uut (
|
||||
.a(a),
|
||||
.b(b),
|
||||
.y(y)
|
||||
);
|
||||
|
||||
initial begin
|
||||
// dump VCD
|
||||
$dumpfile("and_gate.vcd");
|
||||
$dumpvars(0, test_and_gate);
|
||||
// 显示标题
|
||||
$display("a b | y");
|
||||
$display("---------");
|
||||
|
||||
// 测试所有输入组合
|
||||
a = 0; b = 0; #1 $display("%b %b | %b", a, b, y);
|
||||
a = 0; b = 1; #1 $display("%b %b | %b", a, b, y);
|
||||
a = 1; b = 0; #1 $display("%b %b | %b", a, b, y);
|
||||
a = 1; b = 1; #1 $display("%b %b | %b", a, b, y);
|
||||
|
||||
$finish;
|
||||
end
|
||||
endmodule
|
||||
62
Verilog/test/test1/test1.needvvp
Normal file
62
Verilog/test/test1/test1.needvvp
Normal file
@@ -0,0 +1,62 @@
|
||||
#! /c/Source/iverilog-install/bin/vvp
|
||||
:ivl_version "12.0 (devel)" "(s20150603-1539-g2693dd32b)";
|
||||
:ivl_delay_selection "TYPICAL";
|
||||
:vpi_time_precision - 9;
|
||||
:vpi_module "D:\iverilog\lib\ivl\system.vpi";
|
||||
:vpi_module "D:\iverilog\lib\ivl\vhdl_sys.vpi";
|
||||
:vpi_module "D:\iverilog\lib\ivl\vhdl_textio.vpi";
|
||||
:vpi_module "D:\iverilog\lib\ivl\v2005_math.vpi";
|
||||
:vpi_module "D:\iverilog\lib\ivl\va_math.vpi";
|
||||
S_000001eb079d5100 .scope module, "tb_" "tb_" 2 12;
|
||||
.timescale -8 -9;
|
||||
v000001eb07ab9700_0 .var "a", 0 0;
|
||||
v000001eb079d5420_0 .var "b", 0 0;
|
||||
v000001eb079d54c0_0 .net "c", 0 0, L_000001eb079a2da0; 1 drivers
|
||||
S_000001eb079d5290 .scope module, "test" "and_door" 2 17, 2 2 0, S_000001eb079d5100;
|
||||
.timescale -8 -9;
|
||||
.port_info 0 /INPUT 1 "a";
|
||||
.port_info 1 /INPUT 1 "b";
|
||||
.port_info 2 /OUTPUT 1 "c";
|
||||
L_000001eb079a2da0 .functor AND 1, v000001eb07ab9700_0, v000001eb079d5420_0, C4<1>, C4<1>;
|
||||
v000001eb079a2fc0_0 .net "a", 0 0, v000001eb07ab9700_0; 1 drivers
|
||||
v000001eb079a2b20_0 .net "b", 0 0, v000001eb079d5420_0; 1 drivers
|
||||
v000001eb079a31e0_0 .net "c", 0 0, L_000001eb079a2da0; alias, 1 drivers
|
||||
.scope S_000001eb079d5100;
|
||||
T_0 ;
|
||||
%vpi_call 2 24 "$dumpfile", "tb_.vcd" {0 0 0};
|
||||
%vpi_call 2 25 "$dumpvars", 32'sb00000000000000000000000000000000, S_000001eb079d5100 {0 0 0};
|
||||
%end;
|
||||
.thread T_0;
|
||||
.scope S_000001eb079d5100;
|
||||
T_1 ;
|
||||
%pushi/vec4 0, 0, 1;
|
||||
%store/vec4 v000001eb07ab9700_0, 0, 1;
|
||||
%pushi/vec4 0, 0, 1;
|
||||
%store/vec4 v000001eb079d5420_0, 0, 1;
|
||||
%delay 10, 0;
|
||||
%vpi_call 2 32 "$display", "%d", v000001eb079d54c0_0 {0 0 0};
|
||||
%pushi/vec4 0, 0, 1;
|
||||
%store/vec4 v000001eb07ab9700_0, 0, 1;
|
||||
%pushi/vec4 1, 0, 1;
|
||||
%store/vec4 v000001eb079d5420_0, 0, 1;
|
||||
%delay 10, 0;
|
||||
%vpi_call 2 36 "$display", "%d", v000001eb079d54c0_0 {0 0 0};
|
||||
%pushi/vec4 1, 0, 1;
|
||||
%store/vec4 v000001eb07ab9700_0, 0, 1;
|
||||
%pushi/vec4 0, 0, 1;
|
||||
%store/vec4 v000001eb079d5420_0, 0, 1;
|
||||
%delay 10, 0;
|
||||
%vpi_call 2 40 "$display", "%d", v000001eb079d54c0_0 {0 0 0};
|
||||
%pushi/vec4 1, 0, 1;
|
||||
%store/vec4 v000001eb07ab9700_0, 0, 1;
|
||||
%pushi/vec4 1, 0, 1;
|
||||
%store/vec4 v000001eb079d5420_0, 0, 1;
|
||||
%delay 10, 0;
|
||||
%vpi_call 2 44 "$display", "%d", v000001eb079d54c0_0 {0 0 0};
|
||||
%end;
|
||||
.thread T_1;
|
||||
# The file index is used to find the file name in the following table.
|
||||
:file_names 3;
|
||||
"N/A";
|
||||
"<interactive>";
|
||||
".\test1\test1.v";
|
||||
47
Verilog/test/test1/test1.v
Normal file
47
Verilog/test/test1/test1.v
Normal file
@@ -0,0 +1,47 @@
|
||||
`timescale 10ns/1ns
|
||||
module and_door (
|
||||
input a,
|
||||
input b,
|
||||
output c
|
||||
);
|
||||
|
||||
assign c = a&b;
|
||||
|
||||
endmodule
|
||||
|
||||
module tb_;
|
||||
reg a,b;
|
||||
wire c;
|
||||
|
||||
|
||||
and_door test(
|
||||
.a (a),
|
||||
.b (b),
|
||||
.c (c)
|
||||
);
|
||||
|
||||
initial begin
|
||||
$dumpfile("tb_.vcd");
|
||||
$dumpvars(0, tb_);
|
||||
end
|
||||
|
||||
initial begin
|
||||
a = 1'b0;
|
||||
b = 1'b0;
|
||||
#1;
|
||||
$display("%d",c);
|
||||
a = 1'b0;
|
||||
b = 1'b1;
|
||||
#1;
|
||||
$display("%d",c);
|
||||
a = 1'b1;
|
||||
b = 1'b0;
|
||||
#1;
|
||||
$display("%d",c);
|
||||
a = 1'b1;
|
||||
b = 1'b1;
|
||||
#1;
|
||||
$display("%d",c);
|
||||
end
|
||||
|
||||
endmodule
|
||||
105
Verilog/test/test_out
Normal file
105
Verilog/test/test_out
Normal file
@@ -0,0 +1,105 @@
|
||||
#! /c/Source/iverilog-install/bin/vvp
|
||||
:ivl_version "12.0 (devel)" "(s20150603-1539-g2693dd32b)";
|
||||
:ivl_delay_selection "TYPICAL";
|
||||
:vpi_time_precision + 0;
|
||||
:vpi_module "D:\iverilog\lib\ivl\system.vpi";
|
||||
:vpi_module "D:\iverilog\lib\ivl\vhdl_sys.vpi";
|
||||
:vpi_module "D:\iverilog\lib\ivl\vhdl_textio.vpi";
|
||||
:vpi_module "D:\iverilog\lib\ivl\v2005_math.vpi";
|
||||
:vpi_module "D:\iverilog\lib\ivl\va_math.vpi";
|
||||
S_00000278ad31bcf0 .scope module, "pwm_tb" "pwm_tb" 2 1;
|
||||
.timescale 0 0;
|
||||
v00000278ad366be0_0 .var "clk", 0 0;
|
||||
v00000278ad3640f0_0 .var "duty", 7 0;
|
||||
v00000278ad364190_0 .net "pwm_out", 0 0, v00000278ad366aa0_0; 1 drivers
|
||||
v00000278ad364230_0 .var "rst", 0 0;
|
||||
S_00000278ad366870 .scope module, "uut" "pwm" 2 9, 3 1 0, S_00000278ad31bcf0;
|
||||
.timescale 0 0;
|
||||
.port_info 0 /INPUT 1 "clk";
|
||||
.port_info 1 /INPUT 1 "rst";
|
||||
.port_info 2 /INPUT 8 "duty";
|
||||
.port_info 3 /OUTPUT 1 "pwm_out";
|
||||
v00000278ad31be80_0 .net "clk", 0 0, v00000278ad366be0_0; 1 drivers
|
||||
v00000278ad332ae0_0 .var "counter", 7 0;
|
||||
v00000278ad366a00_0 .net "duty", 7 0, v00000278ad3640f0_0; 1 drivers
|
||||
v00000278ad366aa0_0 .var "pwm_out", 0 0;
|
||||
v00000278ad366b40_0 .net "rst", 0 0, v00000278ad364230_0; 1 drivers
|
||||
E_00000278ad319850 .event posedge, v00000278ad366b40_0, v00000278ad31be80_0;
|
||||
.scope S_00000278ad366870;
|
||||
T_0 ;
|
||||
%pushi/vec4 0, 0, 8;
|
||||
%store/vec4 v00000278ad332ae0_0, 0, 8;
|
||||
%end;
|
||||
.thread T_0;
|
||||
.scope S_00000278ad366870;
|
||||
T_1 ;
|
||||
%wait E_00000278ad319850;
|
||||
%load/vec4 v00000278ad366b40_0;
|
||||
%flag_set/vec4 8;
|
||||
%jmp/0xz T_1.0, 8;
|
||||
%pushi/vec4 0, 0, 8;
|
||||
%assign/vec4 v00000278ad332ae0_0, 0;
|
||||
%pushi/vec4 0, 0, 1;
|
||||
%assign/vec4 v00000278ad366aa0_0, 0;
|
||||
%jmp T_1.1;
|
||||
T_1.0 ;
|
||||
%load/vec4 v00000278ad332ae0_0;
|
||||
%addi 1, 0, 8;
|
||||
%assign/vec4 v00000278ad332ae0_0, 0;
|
||||
%load/vec4 v00000278ad332ae0_0;
|
||||
%load/vec4 v00000278ad366a00_0;
|
||||
%cmp/u;
|
||||
%jmp/0xz T_1.2, 5;
|
||||
%pushi/vec4 1, 0, 1;
|
||||
%assign/vec4 v00000278ad366aa0_0, 0;
|
||||
%jmp T_1.3;
|
||||
T_1.2 ;
|
||||
%pushi/vec4 0, 0, 1;
|
||||
%assign/vec4 v00000278ad366aa0_0, 0;
|
||||
T_1.3 ;
|
||||
T_1.1 ;
|
||||
%jmp T_1;
|
||||
.thread T_1;
|
||||
.scope S_00000278ad31bcf0;
|
||||
T_2 ;
|
||||
%pushi/vec4 0, 0, 1;
|
||||
%store/vec4 v00000278ad366be0_0, 0, 1;
|
||||
%pushi/vec4 0, 0, 1;
|
||||
%store/vec4 v00000278ad364230_0, 0, 1;
|
||||
%pushi/vec4 128, 0, 8;
|
||||
%store/vec4 v00000278ad3640f0_0, 0, 8;
|
||||
%end;
|
||||
.thread T_2;
|
||||
.scope S_00000278ad31bcf0;
|
||||
T_3 ;
|
||||
%delay 10, 0;
|
||||
%load/vec4 v00000278ad366be0_0;
|
||||
%inv;
|
||||
%store/vec4 v00000278ad366be0_0, 0, 1;
|
||||
%jmp T_3;
|
||||
.thread T_3;
|
||||
.scope S_00000278ad31bcf0;
|
||||
T_4 ;
|
||||
%vpi_call 2 21 "$dumpfile", "wave.vcd" {0 0 0};
|
||||
%vpi_call 2 22 "$dumpvars", 32'sb00000000000000000000000000000000, S_00000278ad31bcf0 {0 0 0};
|
||||
%pushi/vec4 1, 0, 1;
|
||||
%store/vec4 v00000278ad364230_0, 0, 1;
|
||||
%delay 20, 0;
|
||||
%pushi/vec4 0, 0, 1;
|
||||
%store/vec4 v00000278ad364230_0, 0, 1;
|
||||
%delay 1000, 0;
|
||||
%pushi/vec4 64, 0, 8;
|
||||
%store/vec4 v00000278ad3640f0_0, 0, 8;
|
||||
%delay 1000, 0;
|
||||
%pushi/vec4 192, 0, 8;
|
||||
%store/vec4 v00000278ad3640f0_0, 0, 8;
|
||||
%delay 1000, 0;
|
||||
%vpi_call 2 33 "$finish" {0 0 0};
|
||||
%end;
|
||||
.thread T_4;
|
||||
# The file index is used to find the file name in the following table.
|
||||
:file_names 4;
|
||||
"N/A";
|
||||
"<interactive>";
|
||||
"test_tb.v";
|
||||
"test.v";
|
||||
36
Verilog/test/test_tb.v
Normal file
36
Verilog/test/test_tb.v
Normal file
@@ -0,0 +1,36 @@
|
||||
module pwm_tb;
|
||||
reg clk = 0;
|
||||
reg rst = 0;
|
||||
reg [7:0] duty = 128; // 默认占空比50%
|
||||
wire pwm_out;
|
||||
|
||||
|
||||
// 实例化
|
||||
pwm uut (
|
||||
.clk(clk),
|
||||
.rst(rst),
|
||||
.duty(duty),
|
||||
.pwm_out(pwm_out)
|
||||
);
|
||||
|
||||
// 模拟时钟，每 10ns 反转一次，相当于 50MHz
|
||||
always #10 clk = ~clk;
|
||||
|
||||
initial begin
|
||||
// 复位一段时间
|
||||
$dumpfile("wave.vcd");
|
||||
$dumpvars(0, pwm_tb);
|
||||
rst = 1;
|
||||
#20;
|
||||
rst = 0;
|
||||
|
||||
// 运行一段时间后改变占空比
|
||||
#1000;
|
||||
duty = 64; // 25%
|
||||
#1000;
|
||||
duty = 192; // 75%
|
||||
#1000;
|
||||
$finish;
|
||||
end
|
||||
|
||||
endmodule
|
||||
797
Verilog/test/wave.vcd
Normal file
797
Verilog/test/wave.vcd
Normal file
@@ -0,0 +1,797 @@
|
||||
$date
|
||||
Wed May 28 23:47:04 2025
|
||||
$end
|
||||
$version
|
||||
Icarus Verilog
|
||||
$end
|
||||
$timescale
|
||||
1s
|
||||
$end
|
||||
$scope module pwm_tb $end
|
||||
$var wire 1 ! pwm_out $end
|
||||
$var reg 1 " clk $end
|
||||
$var reg 8 # duty [7:0] $end
|
||||
$var reg 1 $ rst $end
|
||||
$scope module uut $end
|
||||
$var wire 1 " clk $end
|
||||
$var wire 8 % duty [7:0] $end
|
||||
$var wire 1 $ rst $end
|
||||
$var reg 8 & counter [7:0] $end
|
||||
$var reg 1 ! pwm_out $end
|
||||
$upscope $end
|
||||
$upscope $end
|
||||
$enddefinitions $end
|
||||
$comment Show the parameter values. $end
|
||||
$dumpall
|
||||
$end
|
||||
#0
|
||||
$dumpvars
|
||||
b0 &
|
||||
b10000000 %
|
||||
1$
|
||||
b10000000 #
|
||||
0"
|
||||
0!
|
||||
$end
|
||||
#10
|
||||
1"
|
||||
#20
|
||||
0"
|
||||
0$
|
||||
#30
|
||||
1!
|
||||
b1 &
|
||||
1"
|
||||
#40
|
||||
0"
|
||||
#50
|
||||
b10 &
|
||||
1"
|
||||
#60
|
||||
0"
|
||||
#70
|
||||
b11 &
|
||||
1"
|
||||
#80
|
||||
0"
|
||||
#90
|
||||
b100 &
|
||||
1"
|
||||
#100
|
||||
0"
|
||||
#110
|
||||
b101 &
|
||||
1"
|
||||
#120
|
||||
0"
|
||||
#130
|
||||
b110 &
|
||||
1"
|
||||
#140
|
||||
0"
|
||||
#150
|
||||
b111 &
|
||||
1"
|
||||
#160
|
||||
0"
|
||||
#170
|
||||
b1000 &
|
||||
1"
|
||||
#180
|
||||
0"
|
||||
#190
|
||||
b1001 &
|
||||
1"
|
||||
#200
|
||||
0"
|
||||
#210
|
||||
b1010 &
|
||||
1"
|
||||
#220
|
||||
0"
|
||||
#230
|
||||
b1011 &
|
||||
1"
|
||||
#240
|
||||
0"
|
||||
#250
|
||||
b1100 &
|
||||
1"
|
||||
#260
|
||||
0"
|
||||
#270
|
||||
b1101 &
|
||||
1"
|
||||
#280
|
||||
0"
|
||||
#290
|
||||
b1110 &
|
||||
1"
|
||||
#300
|
||||
0"
|
||||
#310
|
||||
b1111 &
|
||||
1"
|
||||
#320
|
||||
0"
|
||||
#330
|
||||
b10000 &
|
||||
1"
|
||||
#340
|
||||
0"
|
||||
#350
|
||||
b10001 &
|
||||
1"
|
||||
#360
|
||||
0"
|
||||
#370
|
||||
b10010 &
|
||||
1"
|
||||
#380
|
||||
0"
|
||||
#390
|
||||
b10011 &
|
||||
1"
|
||||
#400
|
||||
0"
|
||||
#410
|
||||
b10100 &
|
||||
1"
|
||||
#420
|
||||
0"
|
||||
#430
|
||||
b10101 &
|
||||
1"
|
||||
#440
|
||||
0"
|
||||
#450
|
||||
b10110 &
|
||||
1"
|
||||
#460
|
||||
0"
|
||||
#470
|
||||
b10111 &
|
||||
1"
|
||||
#480
|
||||
0"
|
||||
#490
|
||||
b11000 &
|
||||
1"
|
||||
#500
|
||||
0"
|
||||
#510
|
||||
b11001 &
|
||||
1"
|
||||
#520
|
||||
0"
|
||||
#530
|
||||
b11010 &
|
||||
1"
|
||||
#540
|
||||
0"
|
||||
#550
|
||||
b11011 &
|
||||
1"
|
||||
#560
|
||||
0"
|
||||
#570
|
||||
b11100 &
|
||||
1"
|
||||
#580
|
||||
0"
|
||||
#590
|
||||
b11101 &
|
||||
1"
|
||||
#600
|
||||
0"
|
||||
#610
|
||||
b11110 &
|
||||
1"
|
||||
#620
|
||||
0"
|
||||
#630
|
||||
b11111 &
|
||||
1"
|
||||
#640
|
||||
0"
|
||||
#650
|
||||
b100000 &
|
||||
1"
|
||||
#660
|
||||
0"
|
||||
#670
|
||||
b100001 &
|
||||
1"
|
||||
#680
|
||||
0"
|
||||
#690
|
||||
b100010 &
|
||||
1"
|
||||
#700
|
||||
0"
|
||||
#710
|
||||
b100011 &
|
||||
1"
|
||||
#720
|
||||
0"
|
||||
#730
|
||||
b100100 &
|
||||
1"
|
||||
#740
|
||||
0"
|
||||
#750
|
||||
b100101 &
|
||||
1"
|
||||
#760
|
||||
0"
|
||||
#770
|
||||
b100110 &
|
||||
1"
|
||||
#780
|
||||
0"
|
||||
#790
|
||||
b100111 &
|
||||
1"
|
||||
#800
|
||||
0"
|
||||
#810
|
||||
b101000 &
|
||||
1"
|
||||
#820
|
||||
0"
|
||||
#830
|
||||
b101001 &
|
||||
1"
|
||||
#840
|
||||
0"
|
||||
#850
|
||||
b101010 &
|
||||
1"
|
||||
#860
|
||||
0"
|
||||
#870
|
||||
b101011 &
|
||||
1"
|
||||
#880
|
||||
0"
|
||||
#890
|
||||
b101100 &
|
||||
1"
|
||||
#900
|
||||
0"
|
||||
#910
|
||||
b101101 &
|
||||
1"
|
||||
#920
|
||||
0"
|
||||
#930
|
||||
b101110 &
|
||||
1"
|
||||
#940
|
||||
0"
|
||||
#950
|
||||
b101111 &
|
||||
1"
|
||||
#960
|
||||
0"
|
||||
#970
|
||||
b110000 &
|
||||
1"
|
||||
#980
|
||||
0"
|
||||
#990
|
||||
b110001 &
|
||||
1"
|
||||
#1000
|
||||
0"
|
||||
#1010
|
||||
b110010 &
|
||||
1"
|
||||
#1020
|
||||
0"
|
||||
b1000000 #
|
||||
b1000000 %
|
||||
#1030
|
||||
b110011 &
|
||||
1"
|
||||
#1040
|
||||
0"
|
||||
#1050
|
||||
b110100 &
|
||||
1"
|
||||
#1060
|
||||
0"
|
||||
#1070
|
||||
b110101 &
|
||||
1"
|
||||
#1080
|
||||
0"
|
||||
#1090
|
||||
b110110 &
|
||||
1"
|
||||
#1100
|
||||
0"
|
||||
#1110
|
||||
b110111 &
|
||||
1"
|
||||
#1120
|
||||
0"
|
||||
#1130
|
||||
b111000 &
|
||||
1"
|
||||
#1140
|
||||
0"
|
||||
#1150
|
||||
b111001 &
|
||||
1"
|
||||
#1160
|
||||
0"
|
||||
#1170
|
||||
b111010 &
|
||||
1"
|
||||
#1180
|
||||
0"
|
||||
#1190
|
||||
b111011 &
|
||||
1"
|
||||
#1200
|
||||
0"
|
||||
#1210
|
||||
b111100 &
|
||||
1"
|
||||
#1220
|
||||
0"
|
||||
#1230
|
||||
b111101 &
|
||||
1"
|
||||
#1240
|
||||
0"
|
||||
#1250
|
||||
b111110 &
|
||||
1"
|
||||
#1260
|
||||
0"
|
||||
#1270
|
||||
b111111 &
|
||||
1"
|
||||
#1280
|
||||
0"
|
||||
#1290
|
||||
b1000000 &
|
||||
1"
|
||||
#1300
|
||||
0"
|
||||
#1310
|
||||
0!
|
||||
b1000001 &
|
||||
1"
|
||||
#1320
|
||||
0"
|
||||
#1330
|
||||
b1000010 &
|
||||
1"
|
||||
#1340
|
||||
0"
|
||||
#1350
|
||||
b1000011 &
|
||||
1"
|
||||
#1360
|
||||
0"
|
||||
#1370
|
||||
b1000100 &
|
||||
1"
|
||||
#1380
|
||||
0"
|
||||
#1390
|
||||
b1000101 &
|
||||
1"
|
||||
#1400
|
||||
0"
|
||||
#1410
|
||||
b1000110 &
|
||||
1"
|
||||
#1420
|
||||
0"
|
||||
#1430
|
||||
b1000111 &
|
||||
1"
|
||||
#1440
|
||||
0"
|
||||
#1450
|
||||
b1001000 &
|
||||
1"
|
||||
#1460
|
||||
0"
|
||||
#1470
|
||||
b1001001 &
|
||||
1"
|
||||
#1480
|
||||
0"
|
||||
#1490
|
||||
b1001010 &
|
||||
1"
|
||||
#1500
|
||||
0"
|
||||
#1510
|
||||
b1001011 &
|
||||
1"
|
||||
#1520
|
||||
0"
|
||||
#1530
|
||||
b1001100 &
|
||||
1"
|
||||
#1540
|
||||
0"
|
||||
#1550
|
||||
b1001101 &
|
||||
1"
|
||||
#1560
|
||||
0"
|
||||
#1570
|
||||
b1001110 &
|
||||
1"
|
||||
#1580
|
||||
0"
|
||||
#1590
|
||||
b1001111 &
|
||||
1"
|
||||
#1600
|
||||
0"
|
||||
#1610
|
||||
b1010000 &
|
||||
1"
|
||||
#1620
|
||||
0"
|
||||
#1630
|
||||
b1010001 &
|
||||
1"
|
||||
#1640
|
||||
0"
|
||||
#1650
|
||||
b1010010 &
|
||||
1"
|
||||
#1660
|
||||
0"
|
||||
#1670
|
||||
b1010011 &
|
||||
1"
|
||||
#1680
|
||||
0"
|
||||
#1690
|
||||
b1010100 &
|
||||
1"
|
||||
#1700
|
||||
0"
|
||||
#1710
|
||||
b1010101 &
|
||||
1"
|
||||
#1720
|
||||
0"
|
||||
#1730
|
||||
b1010110 &
|
||||
1"
|
||||
#1740
|
||||
0"
|
||||
#1750
|
||||
b1010111 &
|
||||
1"
|
||||
#1760
|
||||
0"
|
||||
#1770
|
||||
b1011000 &
|
||||
1"
|
||||
#1780
|
||||
0"
|
||||
#1790
|
||||
b1011001 &
|
||||
1"
|
||||
#1800
|
||||
0"
|
||||
#1810
|
||||
b1011010 &
|
||||
1"
|
||||
#1820
|
||||
0"
|
||||
#1830
|
||||
b1011011 &
|
||||
1"
|
||||
#1840
|
||||
0"
|
||||
#1850
|
||||
b1011100 &
|
||||
1"
|
||||
#1860
|
||||
0"
|
||||
#1870
|
||||
b1011101 &
|
||||
1"
|
||||
#1880
|
||||
0"
|
||||
#1890
|
||||
b1011110 &
|
||||
1"
|
||||
#1900
|
||||
0"
|
||||
#1910
|
||||
b1011111 &
|
||||
1"
|
||||
#1920
|
||||
0"
|
||||
#1930
|
||||
b1100000 &
|
||||
1"
|
||||
#1940
|
||||
0"
|
||||
#1950
|
||||
b1100001 &
|
||||
1"
|
||||
#1960
|
||||
0"
|
||||
#1970
|
||||
b1100010 &
|
||||
1"
|
||||
#1980
|
||||
0"
|
||||
#1990
|
||||
b1100011 &
|
||||
1"
|
||||
#2000
|
||||
0"
|
||||
#2010
|
||||
b1100100 &
|
||||
1"
|
||||
#2020
|
||||
0"
|
||||
b11000000 #
|
||||
b11000000 %
|
||||
#2030
|
||||
1!
|
||||
b1100101 &
|
||||
1"
|
||||
#2040
|
||||
0"
|
||||
#2050
|
||||
b1100110 &
|
||||
1"
|
||||
#2060
|
||||
0"
|
||||
#2070
|
||||
b1100111 &
|
||||
1"
|
||||
#2080
|
||||
0"
|
||||
#2090
|
||||
b1101000 &
|
||||
1"
|
||||
#2100
|
||||
0"
|
||||
#2110
|
||||
b1101001 &
|
||||
1"
|
||||
#2120
|
||||
0"
|
||||
#2130
|
||||
b1101010 &
|
||||
1"
|
||||
#2140
|
||||
0"
|
||||
#2150
|
||||
b1101011 &
|
||||
1"
|
||||
#2160
|
||||
0"
|
||||
#2170
|
||||
b1101100 &
|
||||
1"
|
||||
#2180
|
||||
0"
|
||||
#2190
|
||||
b1101101 &
|
||||
1"
|
||||
#2200
|
||||
0"
|
||||
#2210
|
||||
b1101110 &
|
||||
1"
|
||||
#2220
|
||||
0"
|
||||
#2230
|
||||
b1101111 &
|
||||
1"
|
||||
#2240
|
||||
0"
|
||||
#2250
|
||||
b1110000 &
|
||||
1"
|
||||
#2260
|
||||
0"
|
||||
#2270
|
||||
b1110001 &
|
||||
1"
|
||||
#2280
|
||||
0"
|
||||
#2290
|
||||
b1110010 &
|
||||
1"
|
||||
#2300
|
||||
0"
|
||||
#2310
|
||||
b1110011 &
|
||||
1"
|
||||
#2320
|
||||
0"
|
||||
#2330
|
||||
b1110100 &
|
||||
1"
|
||||
#2340
|
||||
0"
|
||||
#2350
|
||||
b1110101 &
|
||||
1"
|
||||
#2360
|
||||
0"
|
||||
#2370
|
||||
b1110110 &
|
||||
1"
|
||||
#2380
|
||||
0"
|
||||
#2390
|
||||
b1110111 &
|
||||
1"
|
||||
#2400
|
||||
0"
|
||||
#2410
|
||||
b1111000 &
|
||||
1"
|
||||
#2420
|
||||
0"
|
||||
#2430
|
||||
b1111001 &
|
||||
1"
|
||||
#2440
|
||||
0"
|
||||
#2450
|
||||
b1111010 &
|
||||
1"
|
||||
#2460
|
||||
0"
|
||||
#2470
|
||||
b1111011 &
|
||||
1"
|
||||
#2480
|
||||
0"
|
||||
#2490
|
||||
b1111100 &
|
||||
1"
|
||||
#2500
|
||||
0"
|
||||
#2510
|
||||
b1111101 &
|
||||
1"
|
||||
#2520
|
||||
0"
|
||||
#2530
|
||||
b1111110 &
|
||||
1"
|
||||
#2540
|
||||
0"
|
||||
#2550
|
||||
b1111111 &
|
||||
1"
|
||||
#2560
|
||||
0"
|
||||
#2570
|
||||
b10000000 &
|
||||
1"
|
||||
#2580
|
||||
0"
|
||||
#2590
|
||||
b10000001 &
|
||||
1"
|
||||
#2600
|
||||
0"
|
||||
#2610
|
||||
b10000010 &
|
||||
1"
|
||||
#2620
|
||||
0"
|
||||
#2630
|
||||
b10000011 &
|
||||
1"
|
||||
#2640
|
||||
0"
|
||||
#2650
|
||||
b10000100 &
|
||||
1"
|
||||
#2660
|
||||
0"
|
||||
#2670
|
||||
b10000101 &
|
||||
1"
|
||||
#2680
|
||||
0"
|
||||
#2690
|
||||
b10000110 &
|
||||
1"
|
||||
#2700
|
||||
0"
|
||||
#2710
|
||||
b10000111 &
|
||||
1"
|
||||
#2720
|
||||
0"
|
||||
#2730
|
||||
b10001000 &
|
||||
1"
|
||||
#2740
|
||||
0"
|
||||
#2750
|
||||
b10001001 &
|
||||
1"
|
||||
#2760
|
||||
0"
|
||||
#2770
|
||||
b10001010 &
|
||||
1"
|
||||
#2780
|
||||
0"
|
||||
#2790
|
||||
b10001011 &
|
||||
1"
|
||||
#2800
|
||||
0"
|
||||
#2810
|
||||
b10001100 &
|
||||
1"
|
||||
#2820
|
||||
0"
|
||||
#2830
|
||||
b10001101 &
|
||||
1"
|
||||
#2840
|
||||
0"
|
||||
#2850
|
||||
b10001110 &
|
||||
1"
|
||||
#2860
|
||||
0"
|
||||
#2870
|
||||
b10001111 &
|
||||
1"
|
||||
#2880
|
||||
0"
|
||||
#2890
|
||||
b10010000 &
|
||||
1"
|
||||
#2900
|
||||
0"
|
||||
#2910
|
||||
b10010001 &
|
||||
1"
|
||||
#2920
|
||||
0"
|
||||
#2930
|
||||
b10010010 &
|
||||
1"
|
||||
#2940
|
||||
0"
|
||||
#2950
|
||||
b10010011 &
|
||||
1"
|
||||
#2960
|
||||
0"
|
||||
#2970
|
||||
b10010100 &
|
||||
1"
|
||||
#2980
|
||||
0"
|
||||
#2990
|
||||
b10010101 &
|
||||
1"
|
||||
#3000
|
||||
0"
|
||||
#3010
|
||||
b10010110 &
|
||||
1"
|
||||
#3020
|
||||
0"
|
||||
Reference in New Issue
Block a user